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系统芯片中片上总线结构的性能评价研究
中文名称: 系统芯片中片上总线结构的性能评价研究
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论文编号: 3116932收藏本论文】【我的收藏】【我要投稿
英文名称: Research on Performance Estimation of SoC On-Chip Bus
学位类型: 博士毕业论文
作者: 涉及隐私,隐去***  作者本人请参看权力声明>>
导师: 涉及隐私,隐去***
毕业学校: 涉及隐私,隐去***
专业: 微电子学与固体电子学
毕业年份: 涉及隐私,隐去***
关键字: 系统芯片 片上总线 性能评价 排队模型 高层仿真模型 系统仿真模型 模型分析
简介目录: 点击此处 免费索取本论文简介和目录>>
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论文简介:应用需求的增长和系统芯片集成度的不断提高,对系统芯片片上互连结构提出了更高的要求。总线结构作为片上互连的主要方式,其实现目标主要包括高性能、低功耗以及低硬件开销。性能是衡量片上总线结构优劣的重要指标,因而片上总线结构的性能评价是一项非常重要和有意义的工作。本论文的主要工作即着重于系统芯片中片上总线结构的性能评价研究,包括总线结构的建模、系统仿真环境的建立以及性能评价的方法。 针对系统芯片中所采用的片上总线结构特征,本文采取了基于总线排队模型和系统仿真模型相结合进行性能评价的技术路线。不同于以往基于简单的经典排队模型的总线性能评价研究,本文面向实际系统建立了更加精确的排队模型,在提高模型精确性的同时保持了排队模型分析的抽象性。本文还建立了片上系统仿真环境,提出了基于高级语言c++以及基于ISS模拟器-APMulator的总线性能分析技术,可作为排队模型分析的有益补充。相比于类似的研究,基于ARMulator的性能分析具有简单易用、仿真速度快、精度高等优点,同时硬件模型的建立允许直接运行软件程序进行系统级性能分析。针对多个实际问题的实验结果表明,本文所建立的排队模型和系统仿真模型是正确的,基于排队模型和系统仿真模型的分析能够实现对系统芯片中片上总线结构性能的定量和定性分析,为系统设计人员提供了有价值的参考依据。 通过排队模型分析和基于高层仿真模型分析的结合,本文采用循序渐进的方法分析了系统设计过程中面临的多个性能评价问题。首先对片上系统中类似LCD控制器这类的实时性主设备总线缓冲大小进行估计,得出在一定的系统应用背景下主设备在总线接口中缓冲的合适容量。基于高层仿真模型分析得到的结果同实际电路仿真得到的结果之差小于1﹪,基于排队模型的分析结果同仿真分析亦十分接近;然后分析片上总线结构中另一个重要的方面-仲裁算法,通过排队分析方法快速地进行了不同仲裁算法的性能对比,还计算了不同仲裁条件下的缓冲容量,结论显示采用轮转优先级仲裁算法时,系统性能相对最好;最后将研究内容扩展到片上总线结构的整体性能研究,包括对3种不同集成方式下的DMA传输效能进行了定量分析以及给出单、双层总线结构在性能上的比较。对DMA传输效能的分析结果表明采用DMA专用外设总线,可在付出不大的硬件开销的前提下获得明显的性能提升,且要使得DMA传输效率与系统性能获得较好的折中,DMA的单位传输个数应该有合理的取值,同时实验分析还再一次证明了采用轮转优先级算法的优越性。在双层总线结构同单层总线结构的性能对比中,实验结果表明系统中各个主设备的平均等待时间可以降低50﹪以上,且排队分析同仿真分析得到的趋势是一致的。通过上述的研究,结果表明本文提出的基于总线排队模型和系统仿真模型相结合的性能评价手段是有效的。 本文首先提出针对系统芯片中片上总线结构的排队建模方法,并建立了基于C++和指令级仿真器的系统高层仿真模型;然后利用排队模型和仿真模型分别分析了总线缓冲、仲裁性能、DMA集成和双层总线结构等性能评价问题;最后,对整篇论文的研究内容进行了总结,并指出本课题进一步发展的方向。
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